SMACD 2026

Das Clock-Gating ist eine der effizientesten Techniken, um den Stromverbrauch in digitalen Schaltungen zu senken. Es basiert darauf, Teile des Taktbaums zu deaktivieren, wenn kein Takt benötigt wird. Nur Flipflops (FF), die ihren Zustand aktiv ändern, werden getaktet. Herkömmliche Werkzeuge fügen während des Synthesevorgangs automatisch Clock-Gates ein, stützen sich dabei jedoch häufig auf Heuristiken, um Einfügepunkte und Steuersignale zu identifizieren. Wir stellen einen offensiveren Ansatz für das hierarchische Gating des Takts aller FFs vor, der jedoch zusätzlichen Platzbedarf für die Gating-Logik mit sich bringt. Mit dem Open-Source-Tool Netlist Carpentry wandeln wir die Schaltung in ein Python-Objekt um, fügen die Clock Gates ein und konvertieren sie zurück in Verilog. Die Korrektheit dieser Transformation verifizieren wir mit einer Yosys-basierten Logikäquivalenzprüfung. Wir demonstrieren unseren Ansatz durch die Anwendung auf den OpenMSP430. Wir haben die FF-Taktaktivität im Vergleich zur Version ohne Gating auf 8 % reduziert (bei einem Flächenaufwand von 7 %) und damit über den Effekt der enthaltenen manuell platzierten Taktgatter (23 % Aktivität) oder der Yosys-Methode (20 % Aktivität) hinaus.