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Yosys-basierte Netzlistenmodifikation für Digitalschaltungen

Forschungsfeld:Integrierte SensorsystemeTätigkeit:Software-Entwicklung
Beschreibung

Bei der Übersetzung von Hardwarebeschreibung in z.B. Verilog in Netzlisten (Synthese) wird Verhaltensbeschreibung in Bool’sche Logik umgesetzt. In diesem komplexen Prozess wird derzeit viel Rücksicht auf Timing oder Flächenbedarf genommen. Ansätze wie z.B. hierarchisches Clock-Gating, Logik Locking, usw. werden oft nicht adressiert. Deshalb soll in dieser Arbeit ein Werkzeug auf Basis des freien Synthesetools Yosys erstellt werden, welches die erzeugten JSON-basierten Netzlisten durch Zusatzfunktionalitäten erweitert.

Auszuführende Aufgaben
  • Einarbeitung in Yosys
  • Verarbeitung der JSON-basierten Netzlisten
  • Definition einer Software-Architektur und eines Bedienkonzepts
  • Implementation & Dokumentation
  • Aufsetzen von formalen Checks zur Verifikation
  • Demonstration anhand eines Beispiels
Vorausgesetzte Kenntnisse
  • Programmierspache: Python
  • Vorteilhaft: Verilog, Kenntnisse im Digitalentwurf
Dauer:nach Vereinbarung

Kontakt

Kontakt

Eric Schäfer, M. Sc.

Leiter Mikroelektronik und Institutsteil Erfurt

eric.schaefer(at)imms.de+49 (0) 361 663 25 35

Eric Schäfer und sein Team erforschen Integrierte Sensorsysteme und hier insbesondere CMOS-basierte Biosensoren, ULP-Sensorsysteme und KI-basierte Entwurfs- und Testautomatisierung. Die Ergebnisse fließen in die Forschung an den Leitthemen Sensorsysteme für die In-vitro-Diagnostik und RFID-Sensoren ein. Er unterstützt Sie mit Dienstleistungen rund um die Entwicklung integrierter Schaltungen und mit KI-basierten Methoden für komplexe IC-Entwürfe.

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